Die Entwicklung des fs5 R-Bus basiert mehr oder weniger auf Notwehr. Da fs5 Systems auf die Entwicklung und Fertigung von Sensor- und Transfertechnologie spezialisiert ist, ist eine entsprechende Datenverarbeitungstechnik grundlegend. Ausserdem erfordert unsere Signalschwingungsanalyse und -optimierung erhebliche Rechenleistung. Dieser Part wurde mit Hardware der Firma DIGITAL Equipment realisiert.

1994:

DEC entscheidet sich für den Wechsel von Turbochannel zu PCI. Das führte zum Wechsel von DEC 3000/4000 zu AlphaStation und AlphaServer. Obwohl sich der PCI Bus auf dem Papier gut macht, konnte der PCI Bus den wesentlich langsameren (theoretisch ca. 30 Prozent) Turbochannel nie erreichen. Die daraus resultierenden erheblichen Probleme für unsere Mess- uns Visualisierungstechnologie führten zu ersten Überlegungen ein eigenes Bussystem auf Alpha-AXP-Basis zu entwickeln.

Daraus entstand ein Konzept zu einem skalierbaren Bussystem für DEC Alpha AXP.

Aber was ist, wenn DIGITAL weiter abrüstet ? Also besser CPU unabhängig.

Leider war zum damaligen Zeitpunkt eine solche Eigenentwicklung realistisch von uns nicht finanzierbar. Bei Tests von SUN, HP, IBM und SGI Systemen konnte der SGI XIO Bus als interessant angesehen werden. Nur was mit der “lahmen” MIPS 32bit CPU anstellen? Also wurden DEC 3000/4000 so lange benutzt wie möglich.

1996:

DEC 3000/4000 sind inzwischen ausgestorben. Die Hinwendung von DEC zu Microsoft WindowsNT (igitt) macht die DIGITAL Alpha für uns inakzeptabel.

Der fs5 Bus wurde inzwischen als Verbindungmedium für WAS Technologie (wide area sensor) genutzt und hat mit intelligenter Bussteuerung die Voraussetzung für eigene Datenverarbeitungstechnik erreicht. Damit ist der Einsatz von prozessorunabhängigen PIM (processor integration modul) möglich.

Mittlere und kleinere Messtechnik nutzt erfolgreich SGI R10k Basis. Die Rechenleistung der MIPS bleibt aber bescheiden und wo sind die 64bit ?

Leider bleibt die Rechenleistung für Signalschwingungsanalysen mit SGI beschränkt. Eine Cray ist für fs5 zu diesem Zeitpunkt unerreichbar.

1998:

DEC geht unter. Prima Herr Palmer, WindowsNT war wohl nix.

fs5 entwickelt zur besseren Bussteuerung (jetzt als R-Bus benannt) Level-Manager und schafft die Vorraussetzung für ein erstes fs5 Testsystem mit Alpha AXP bestückten PIM. Der geplante Einsatz von LINUX erwies sich als nicht so optimal, deshalb wurde ein 512bit UNIX Kernel für das System neu programmiert (ging schneller als die sonst notwendige Buck Beseitigung).

SGI kündigt parallel die Entwicklung der Altix an. Intel in high-end Systemen, hatten wir das nicht schon mal ?

2000:

Der fs5 R-Bus ermöglicht wesentlich grössere Bandbreiten bei AD Wandlern von WAS und Radio Teleskopen.

Die eigenen PIM basierenden Systeme haben 16.384 Core auf Alpha-Basis. Ein AMD PIMM ist in Entwicklung.

Ein Kunde von Sensortechnologie fragt an, ob ein fs5 PIM System käuflich erwerbbar wäre.

Deshalb wird ein Rack System für PIM Systeme entwickelt und ein Supernode konzipiert.

2001:

Das neue Rack System wird als fs5 REX bezeichnet und mit 16.384 Opteron Core als Supernode an einen Kunden ausgeliefert.

Die Sockel 940 basierenden PIM erhalten die Bezeichnung XV1.

2005:

fs5 REX bekommen in Form eines Hypernode eine Buserweiterung. Damit sind 131.072 Core möglich.

PIM erhalten den Sockel F und werden als XV2 bezeichnet.

Parallel wird für geringere Belastung ein System mit reduziertem Bus und dem Verzicht auf DA Technologie (direct access) geplant. Dieses System wird als fs5 Raptor bezeichnet  und kann mit 2.048 Opteron Core als Supernode ausgestattet werden. Die Raptor PIM erhalten die Bezeichnung XV3.

2007:

fs5 REX bekommen multicore PIM auf Basis XV2. Damit werden 524.288 Core möglich.

fs5 Raptor bekommen multicore PIM auf Basis XV3. Damit werden 4.096 Core möglich.

Ein fs5 microRaptor System auf R-Bus Basis onboard (keine PIM) wird als weitere Abrüstung entwickelt.

2008:

Die fs5 microRaptor ist serienreif und kann mit 16 bis 64 Core im Node (Level1) , 128 Core (Level2) und 1024 Core im Supernode (Level3) bestückt werden.

2009:

fs5 REX bekommen multicore PIM auf Sockel G34 Basis als XV4. Damit werden 2.097.152 Core als Hypernode möglich.

fs5 Raptor bekommen multicore PIM auf Sockel G34 Basis als XV4. Damit werden 16.384 Core möglich.

fs5 microRaptor bekommen System- und Compute-Blöcke auf Sockel G34 Basis. Sie kann jetzt mit 64 bis 256 Core im Node (Level1) , 512 Core (Level2) und 2048 Core im Supernode (Level3) bestückt werden.

2011:

fs5 REX wird als LC System (liquid cooled) erweitert und kann im Vergleich zur AC (air cooled) mit 8-fachem Takt betrieben werden. Dies bedeutet für ein voll aufgerüstetes Hypernode mehr als 4.000 Petaflop.

2013:

fs5 startet die Entwicklung eines hochfrequenten 128bit multistream RISC Prozessor als Zukunft des R-Bus Systeme.